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RNNoise算法
此算法IP是RNNoise算法基于FPGA的实现,展现了深度学习(人工智能神经网络)应用于噪声抑制的绝佳效果。其主要思想是将传统信号处理与深度学习相结合来创造一个小巧而速度又快的实时噪声抑制算法。灵活的RTL源码实现,完全不需要昂贵GPU,RNNoise算法就可以轻松的在FPGA上运行起来。这相比于传统现有的噪声抑制系统更简单(容易微调)而且处理结果的听感更好,收听效果更悦耳。
该算法IP可以满足用户更为苛刻的时序要求及不同FPGA硬件型号的定制要求,并已投入商用。
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(壹)算法描述
算法简介
噪声抑制是语音处理中亘古不变的话题,其作用就是尽可能在最小失真的情况下,将噪声从音频信号中消除掉,起到音频过滤的功能。传统的噪声抑制算法虽然实现起来比较简单,但是会存在以下几个不足的地方,第一个不足之处在于不能时刻起到有效抑制的作用;第二个不足是不能针对于各种噪音类型做噪声抑制,第三个不足就是效果也不是都好,存在随机效果,并且调试困难、调试过程漫长。
而RNNoise是一个采用音频特征抽取+深度神经网络结合的降噪方案。这种算法采用递归神经网络(RNN)十分的重要,因为它可以对时间序列进行建模,而不是单独考虑输入和输出帧。这对噪声抑制是非常重要的,可以对噪声产生一个良好的估计值。RNNoise使用的是门控递归单元(Gated Recurrent Unit, GRU),GRU可以将信息记忆很长一段时间,解决了长时间保存信息导致性能受限的问题,并且需要的资源也要更少。
同时基于FPGA的实现方案可以让硬件成本更低,灵活性更加优越、性能参数更加卓越与可配置,摆脱了以往RNNoise实现的硬性实现电路组成框架,将高阶Python或C语言算法实现,变为更加易于实现的RTL源码,可以适配更多的IC设计。
(贰)IP核特性
IP技术参数
支持RTL源码,实现完全自主可控;
可实现1帧语音数据处理周期少于1MS;
支持42路输入与23路输出标准接口定义;
支持指定FPGA芯片型号的综合实现,及资源性能优化。
注:其他详细IP核参数及不同硬件架构实现方案可咨询相关负责人
(叁)结构框图
IP核完整解决方案电路结构框图
RNNoise原理框图:
注:
支持定制开发服务,可提供完备的软件开发调试及硬件实现过程中,所有环节流程设计所需指导方案!!!
(肆)工程测试
FPGA工程实现结果
RNNoise算法RTL源码(部分):
基于Xilinx V7 690T综合后电路结构图:
基于Xilinx V7 690T布局布线后资源占用率:
功能仿真结果波形图:
公司介绍
关于我们
北京耘达峰科技有限公司是一家专注于建立FPGA生态解决方案的技术服务型公司,注册资金500万。公司主要产品围绕FPGA为核心开展全面的解决方案,主要包括图像视频领域高性能IP核研发、算法模型研发、高层次综合整体解决方案、板卡设计及技术培训等,公司有占地一百平米的算法模型/IP核原型展示体验区。
公司地址:北京市昌平区北清路一号院珠江摩尔大厦5号楼二单元611
联系电话:13910330506(刘经理)/13911434477(徐经理)
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